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  1. PLL4046

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  2. 基于CD4046构成的PLL及应用 CD4046构成的PLL在通信、频率处理、自动控制等技术领域中应用较为广泛,正确理解CD4046对掌握电路基本组成、原理及应用。对处理实际工程问题有很大帮助-based on the PLL constitute CD4046 and CD4046 constitute the application of the PLL communications, frequency processing, automatic control technology
  3. 所属分类:软件工程

    • 发布日期:2014-01-15
    • 文件大小:114937
    • 提供者:liming
  1. Aidio

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  2. 摘要:应用CXA1019S芯片完成接收机混频、中放、解调等的设计,并用芯片BU2614以PLL 频率合成的方法产生稳定的本振和控制输入调谐回路的谐振频率,从而实现电调谐。单片机采用 MCS-51系列对频率合成器BU2614进行控制,加上键盘、显示和存储器电路,可实现多种程控搜 索、电台存储等功能。-Abstract: The complete receiver chip CXA1019S mixer, amplifier, demodulator, such as design, a
  3. 所属分类:Document

    • 发布日期:2017-03-31
    • 文件大小:173108
    • 提供者:谢运军
  1. ADF4360-7(350-1800)

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  2. 介绍了ADF4360-8芯片的功能、内部结构、引脚排列及典型的应用电路及其评估板。ADF4360-8是集成的整数N合成器和压控振荡器(VCO)。芯片内嵌一个基准输入部分、N计数器和R计数器、相位频率检波器(PFD)和充电泵、多路复用器和锁定检波器、输入移位寄存器、控制锁存器、N计数锁存器、R计数锁存器。它可用于产生系统时钟,作为测试设备,用于无线局域网(LAN),作为闭路电视(CATV)设备。ADF4360-8EB1评估板可以让用户评估ADF4360-8频率合成器PLL的性能。 -Intro
  3. 所属分类:Internet-Socket-Network

    • 发布日期:2017-03-29
    • 文件大小:400131
    • 提供者:庄乾章
  1. dfefe.doc

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  2. 该高频正弦信号发生器基于直接数字频率合成(DDS)和数字锁相环技术(DPLL),以微控制器(MCU)和现场可编程逻辑门阵列(FPGA)为核心,辅以必要的外围电路设计而成。系统主要由正弦信号发生、红外遥控、高速模数(A/D)-数模(D/A)转换、信号调制和后级处理等模块组成。-The high-frequency sinusoidal signal generator based on Direct Digital Synthesis (DDS) and digital PLL (DPLL), a
  3. 所属分类:SCM

    • 发布日期:2017-03-29
    • 文件大小:244018
    • 提供者:henry
  1. me-lift-f

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  2. MOTOROLA CPU me-lift-f经济型微机电梯控制系统用户手册主控制器采用性能优良稳定的美国MOTOROLA 公司的CPU,系统更可 靠。 MOTOROLA 的CPU 在工业控制领域占有重要地位,是世界上嵌入式处 理器最大的供货商,广泛应用于工业控制、汽车电子、消费电子的各个领域。 MOTOROLA CPU 内部集成看门狗电路,具有极强的抗干扰性能。 采用锁相环技术,能降低 CPU 外部频率,增强干扰能力。-MOTOROLA CPU me-lift-f che
  3. 所属分类:File Formats

    • 发布日期:2017-04-03
    • 文件大小:704965
    • 提供者:夜路
  1. PLL

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  2. 30MHz-200MHz PLL锁相环,硬件电路,控制程序,原理图使用ORCAD,PCB使用POWERPCB5.0,控制程序使用KEIL C-30MHz-200MHz PLL phase-locked loop, the hardware circuit, control procedures, schematics using ORCAD, PCB use POWERPCB5.0 control program uses KEIL C
  3. 所属分类:SCM

    • 发布日期:2017-11-22
    • 文件大小:1309037
    • 提供者:linzi
  1. pll

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  2. A phase-locked loop or phase lock loop (PLL) is a control system that generates an output signal whose phase is related to the phase of an input signal. While there are several differing types, it is easy to initially visualize as an electronic circu
  3. 所属分类:Communication

    • 发布日期:2017-04-27
    • 文件大小:11115
    • 提供者:mojtaba
  1. ADF4113-_51_driver

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  2. 51单片机控制锁相环芯片 ADF4113 + 压控电路实现数字控制正弦波信号发生。信号源-51 single-chip microcomputer control PLL chip ADF4113+ voltage control circuit for digital control of sine wave signal.Signal source
  3. 所属分类:SCM

    • 发布日期:2017-04-30
    • 文件大小:37030
    • 提供者:Deadline
  1. PLL.plecs

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  2. PLECS是一个用于电路和控制结合的多功能仿真软件,尤其适用于电力电子和传动系统。这个PLECS模块是一个锁相环(这个软件没有自带锁相环),这个锁相环是照着MATLAB底层文件搭建的-PLECS is a versatile simulation software for circuit and control, especially for power electronics and transmission system. This PLECS module is a phase locke
  3. 所属分类:Energy industry

    • 发布日期:2017-05-04
    • 文件大小:10228
    • 提供者:赵彦锦
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